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使用VHDL的矩阵乘法设计

此项目是[完整的VHDL代码]使用VHDL的矩阵乘法设计。介绍了用于矩阵乘法的VHDL代码。 该VHDL项目在开发和实现可综合的矩阵乘法器内核，该内核能够对32x32大小的矩阵执行矩阵计算。矩阵的每个分量都是16位无符号整数。 该内核在Xilinx FPGA Spartan-6 XC6SLX45-CSG324-3上实现。 行为和路由后验证均已完成。 仿真结果与Matlab实现结果进行了精确比较。想了解更多请下载附件。

2020-03-30

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开发平台: windows,linux

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Verilog中的32位无符号除法器

此项目是Verilog中的32位无符号除法器。在该项目中，使用结构模型和行为模型在Verilog中实现了32位无符号除法器。 分频器的Verilog代码是可综合的，可以在FPGA上实现。附件中包括：32位无符号除法器的结构模型Verilog代码、32位无符号除法器的行为模型Verilog代码、结构分隔器的Verilog测试平台代码、行为分隔器的Verilog测试平台代码、分频器的仿真波形。

2020-03-31

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开发平台: windows,linux

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VHDL中的完整8位微控制器

此项目是VHDL中的完整8位微控制器。在此VHDL项目中，介绍了微控制器的VHDL代码。 8位微控制器是作为完整设计而设计，实现和操作的，用户可以使用汇编语言对微控制器进行编程。完成设计后，微控制器将在FPGA DE0纳米板上实现。如想了解得更多请下载附件。

2020-03-31

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开发平台: windows,linux

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用于VHDL中ECG去噪的低通FIR滤波器

此项目是用于VHDL中ECG去噪的低通FIR滤波器。在此VHDL项目中，在VHDL中实现了用于ECG去噪的简单低通FIR滤波器。 完整显示了FIR滤波器的VHDL代码。通过将Modelsim中的仿真结果与Matlab生成的正确结果进行比较，可以对FIR滤波器的VHDL代码进行仿真和验证。 显然，ECG数字信号处理中最关键的步骤之一就是噪声滤波，因为ECG信号受到许多不同来源（例如基线漂移，EMG干扰和电力线噪声）的干扰。

2020-03-31

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开发平台: windows,linux

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Verilog HDL中的基本数字逻辑组件

此项目是Verilog HDL中的基本数字逻辑组件。在此Verilog项目中，面向初学者的数字逻辑设计中的基本模块（如D触发器，加法器，ALU，寄存器，存储器，多路复用器，解码器，计数器等）已实现。附件文件中包括：完整加法器的Verilog代码、D触发器的Verilog代码、4位计数器的Verilog代码、线性反馈移位寄存器的Verilog代码、ALU的Verilog代码、多路复用器的Verilog代码等等。

2020-03-31

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开发平台: windows,linux

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Verilog HDL中的延迟计时器（LS7212）

此项目是Verilog HDL中的延迟计时器（LS7212）。该项目是在Verilog HDL中实现可编程数字延迟计时器。实现的数字延迟计时器是CMOS IC LS7212，它将产生可编程延迟。延迟计时器基本上具有4种操作模式：单次（OS），延迟操作（DO），延迟释放（DR），双延迟（DD）。 这四种模式将通过输入mode_a和mode_b选择。附件文件包括：可编程数字延迟计时器LS7212的Verilog代码和延迟计时器的Testbench Verilog代码。

2020-03-31

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开发平台: windows,linux

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用于16位单周期MIPS处理器的Verilog代码

此项目是用于16位单周期MIPS处理器的Verilog代码。在此项目中，Verilog HDL中实现了16位单周期MIPS处理器。 MIPS是一种RISC处理器，在许多大学中，与计算机组织和体系结构相关的学术课程广泛使用了MIPS。在完成MIPS处理器的设计之后，可以很容易地为MIPS处理器编写Verilog代码。想了解更多请下载附件。

2020-04-01

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开发平台: windows

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Verilog中的流水线MIPS处理器（第1部分）

此项目是Verilog中的流水线MIPS处理器（第1部分）。上次，发布了一个用于16位单周期MIPS处理器的Verilog代码，并且多次要求提供一个32位5级流水线MIPS处理器的Verilog代码。 单周期MIPS的第一个问题是浪费每个时钟周期仅使用每个功能单元一次的区域。 另一个严重的缺点是时钟周期由处理器中可能的最长路径确定。 因此，流水线式MIPS通过在一个时钟周期内利用大多数功能单元并通过增加指令吞吐量来提高性能来解决这些问题。

2020-04-01

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开发平台: windows,linux

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Verilog中的流水线MIPS处理器（第2部分）

此项目是Verilog中的流水线MIPS处理器（第2部分）。该项目将展示用于32位5级流水线MIPS处理器的Verilog代码。在第1部分中，提供了单周期MIPS数据路径的Verilog代码。 现在，继续进行MIPS处理器ALU的设计和Verilog代码。附件文件包括：32位ALU的Verilog代码、数据存储器的Verilog代码、零扩展模块的Verilog代码等等。想了解更多请下载附件。

2020-04-01

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开发平台: windows,linux

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Verilog中的流水线MIPS处理器（第3部分）

此项目是Verilog中的流水线MIPS处理器（第3部分）。该项目将展示32位流水线MIPS处理器的Verilog代码。 在第2部分中，我介绍了单周期MIPS数据路径的所有Verilog代码。在这一部分中，添加了流水线寄存器以完成流水线MIPS处理器。 将提供完整的32位流水线MIPS处理器的Verilog代码。在将流水线寄存器，转发单元，停顿控制单元和刷新控制单元添加到单周期数据路径后，转发，停转控制和冲洗控制单元旨在解决流水线MIPS处理器中的数据并控制危害。

2020-04-01

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