verilog
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ram_sp_sr_sw.v

此项目是verilog的单端口RAM同步读/写。表达了输入端口、内部变量、三态缓冲器控制、内存写块的知识点。

2020-03-07

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开发平台: windows,linux

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Verilog使用方法介绍

此项目是Verilog使用方法介绍，Verilog是一种硬件描述语言（HDL）。硬件描述语言是用于描述数字系统的语言：例如，网络交换机，微处理器或存储器或简单触发器。

2020-03-08

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开发平台: windows,linux

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verilog设计和工具流程介绍

此项目是verilog设计和工具流程， 在这里，我介绍了工具流程的前端设计部分和FPGA设计的部分内容。我只展示了代码，如果需要详细了解请点击下方链接下载。

2020-03-08

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开发平台: windows,linux

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计数器设计

此项目是一个4位递增计数器，具有同步高电平有效复位和具有高电平使能信号

2020-03-08

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开发平台: windows,linux

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verilog_hdl语法和语义

此项目是Verilog HDL语法和语义。做了空格示列、评论示列、名称的示列、转义标识符示例等等。

2020-03-08

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开发平台: windows,linux

verilog

Verilog运算符

此项目是Verilog运算符。包括了算术运算符、关系运算符、逻辑运算符、按位运算符、串联运算符等等。也介绍了二进制、整数除法、模运算等等。想了解更详细请点击下方链接下载即可。

2020-03-08

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开发平台: windows,linux

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verilog门元件建模

此项目是verilog门元件建模。包括了门加法器、门减法器、多路复用器、编码器、触发器等等。想了解详情请点击下方链接下载。

2020-03-08

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允许用户自己定义元件

Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（User Defined Primitives，UDP）。通过UDP，可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本的元件来使用。需要注意的是，UDP不能综合，只能用于仿真。本人只展示了一部分代码，想更详细的了解，请点击下方链接下载。

2020-03-08

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Verilog PLI范例

此项目是Verilog PLI范例。本人展示了C代码和Verilog代码，希望能够给您带来收获。

2020-03-08

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Verilog UART模型

此项目是Verilog UART模型。注意事项：波特率模块采样脉冲式分频；接收模块仅在一个时刻采样，若需要考虑误码率可在状态机里插入0-1计数器。本人只展示了一部分代码，如果想详细的了解，请点击下方链接下载。

2020-03-08

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