应用介绍

此项目是16位RISC处理器的Verilog代码。

在此Verilog项目中，提供了用于16位RISC处理器的Verilog代码。RISC处理器是基于其指令集和哈佛式数据路径结构而设计的。 然后，RISC处理器在Verilog中实现，并使用Xilinx ISIM进行验证。

附件中包括：RISC处理器的指令集、RISC处理器的指令格式、处理器控制单元设计、ALU控制单元设计、RISC处理器的Verilog代码：1.指令存储器的Verilog代码，2.注册文件的Verilog代码，3.数据存储器的Verilog代码，4. ALU单元的Verilog代码，5. RISC处理器的ALU控制单元的Verilog代码，6. RISC处理器的数据路径的Verilog代码，7. RISC处理器控制单元的Verilog代码，8. 16位RISC处理器的Verilog代码，9. 16位RISC处理器的Verilog Testbench代码，参数文件、指令存储器文件示例、示例数据存储文件。

RISC处理器的指令集：

A. Memory Access Instructions

1. Load Word:

               LD ws, offset(rs1) ws:=Mem16[rs1 + offset]

2. Store Word:

               ST rs2, offset(rs1) Mem16[rs1 + offset]=rs2

B. Data Processing Instructions

1. Add:

               ADD ws, rs1, rs2 ws:=rs1 + rs2

2. Subtract:

               SUB ws, rs1, rs2 ws:=rs1 – rs2

3. Invert (1‘s complement):

               INV ws, rs1 ws:=!rs1

4. Logical Shift Left:

               LSL ws, rs1, rs2 ws:=rs1 << rs2

5. Logical Shift Right:

               LSR ws, rs1, rs2 ws:=rs1 >> rs2

6. Bitwise AND:

               AND ws, rs1, rs2 ws:=rs1 • rs2

7. Bitwise OR:

              OR ws, rs1, rs2 ws:=rs1 | rs2

8. Set on Less Than:
             SLT ws, rs1, rs2 ws:=1 if rs1 < rs2; ws:=0 if rs1 ≥ rs2

C. Control Flow Instructions

1. Branch on Equal:
               BEQ rs1, rs2, offset
               Branch to (PC + 2 + (offset << 1)) when rs1 = rs2

2. Branch on Not Equal:
              BNE rs1, rs2, offset
              Branch to (PC + 2 + (offset << 1)) when rs1 != rs2

3. Jump: JMP offset Jump to {PC [15:13], (offset << 1)}

本人在下方展示了指令存储器的Verilog代码；想了解更多请下载附件。

`include "Parameter.v"
// fpga4student.com 
// FPGA projects, VHDL projects, Verilog projects 
// Verilog code for RISC Processor 
// Verilog code for Instruction Memory
module Instruction_Memory(
 input[15:0] pc,
 output[15:0] instruction
);
 reg [`col - 1:0] memory [`row_i - 1:0];
 wire [3 : 0] rom_addr = pc[4 : 1];
 initial
 begin
  $readmemb("./test/test.prog", memory,0,14);
 end
 assign instruction =  memory[rom_addr]; 
endmodule